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Eletrônica Digital XXVI

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Tópicos: Transmissão Simples | Verificando Integridade dos Dados | Conjunto Simples com Verificação de Paridade |

1) Transmissão Simples

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Por razões inerentes aos equipamentos (hardware) e aos programas (software), convencionou-se o tratamento da informação digital em bytes, isto é, blocos de 8 dígitos binários (bits). Aqui é dado um exemplo de circuito para transmitir bytes, ou seja, séries de oito dígitos binários.

No circuito da Figura 1-I, as entradas da transmissão E1, E2, ..., E7 são aplicadas ao multiplexador de 8 canais. O contador gera sequencialmente os valores das entradas de seleção, de 000 a 111.


Fig 1-I

Considerando o princípio de operação do multiplexador, haverá então, na saída S, uma sequência dos valores em ordem inversa E7, E6, ..., E0. Essa sequência é transmitida por algum meio (condutor elétrico por exemplo) para a entrada E do demultiplexador (bloco direito da figura), onde um contador idêntico comuta sequencialmente a ligação da entrada com cada saída. Se os contadores operam de forma simultânea, os valores transmitidos estarão recuperados nas saídas S0 a S7 do demultiplexador conforme tabela de verdade a seguir.

Tab 1-I
ABCSS0S1S2S3S4S5S6S7
000E0E00000000
001E10E1000000
010E200E200000
011E3000E30000
100E40000E4000
101E500000E500
110E6000000E60
111E70000000E7

Os atrasos da transmissão através do meio são desprezados. Para garantir a operação simultânea dos contadores, é preciso enviar sinais de sincronização, ou seja, o sistema simples precisa de mais um condutor para essa finalidade. Entretanto, o circuito ainda tem alguns problemas. Supõe-se que os contadores executam a sequência de 0 a 7 em um período de tempo T. Assim, cada valor (ou estado) do contador tem a duração T/8. Mesmo que as entradas E0, E1, ..., E7 não variem, os seus valores só estarão presentes nas saídas do demultiplexador durante esse intervalo e de forma sequencial, conforme gráfico na parte direita da Figura 1-I. Nessa condição, o circuito tem pouca utilidade prática.


Fig 1-II

No circuito da Figura 1-II foi adicionado um bloco de armazenagem (também denominado memória temporária ou buffer) para resolver esse problema. Detalhes internos do bloco não são aqui mencionados, uma vez que são matéria de páginas posteriores. A ligação de reset com o contador serve para atualizar a leitura a cada sequência de contagem, permitindo a leitura de novos valores que as entradas E0 a E7 assumirem. Esse circuito é um meio rudimentar de transmissão em série. Serve apenas para mostrar que dados podem ser transmitidos para locais remotos com uso de poucos canais condutores. Redes práticas funcionam com princípio básico semelhante.


2) Verificando Integridade dos Dados

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O fluxo de dados através dos canais de redes está sujeito à ação de interferências diversas que podem alterar bits de informação. Na prática, é necessário o uso de um ou mais meios de verificação da integridade dos dados transmitidos. Existem vários processos para essa finalidade. Um dos mais simples é a verificação de paridade. Para simplificar, é suposta a transmissão em grupos de 3 dígitos binários e não em 8 conforme tópico anterior. Com isso, o tamanho de tabelas e de circuitos é menor, o que facilita a compreensão e permite a dedução para um número maior de dígitos.

Tab 2-I
I2I1I0PP
00010
00101
01001
01110
10001
10110
11010
11101

A verificação de paridade consiste na contagem do número de bits 1 por algum circuito lógico tal que:

(a) a saída é 1 se o número de bits 1 for par e 0 caso contrário.

Ou alternativamente:

(b) a saída é 1 se o número de bits 1 é ímpar e 0 caso contrário.

Considerando I0, I1 e I2 os dados transmitidos, a Tabela 2-I é a tabela de verdade para o circuito, com saída P para o caso (a) e P para a alternativa (b) anterior. Na página Eletrônica Digital IX pode ser visto que essa função é realizada por um circuito NÃO OU exclusivo (XNOR).


Fig 2-I

Um esquema básico é dado na Figura 2-I: o circuito em questão (denominado, neste caso, de gerador de paridade) gera o bit de paridade P, que é incluído na linha de dados. Isso significa que um dos bits transmitidos não é de informação, mas sim de verificação. Nesse caso, de cada 4 bits um é de paridade. A transmissão do bit extra significa algum prejuízo para velocidade dos dados efetivamente transmitidos, mas é o preço da minimização de possíveis erros. O circuito de paridade poderia ser na forma da saída P conforme indicado na tabela. Nesse caso, bastaria não usar o inversor na saída do bloco OU exclusivo da Figura 2-I.


3) Conjunto Simples com Verificação de Paridade

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O circuito da Figura 3-I é basicamente o mesmo primeiro tópico, com 4 (e não 8) bits e com verificação de paridade. Cada sequência de 4 bits é transmitida com um de paridade (P) dos outros três bits, que são os de informação. No destino, um outro circuito de paridade gera um bit P' que, no receptor, é comparado com o bit P da paridade transmitida. Se houver um erro de paridade, ocorrerá P ≠ P'. Isso significa que houve alteração de dados e um simples circuito lógico pode detectar e acionar o procedimento que for designado para a eventualidade.


Fig 3-I

Reafirmando o que já foi dito, este é um esquema simples, sem pretensão de algo funcional ou prático. Serve apenas para ilustração. A verificação de paridade não garante uma transmissão totalmente isenta de erros. Se, por exemplo, há permutação de bits, a paridade não muda, mas o dado pode ser diferente. Existem outros meios de verificação, que poderão ser objeto de futuras atualizações.
Referências
Brophy, James J. Basic Electronics for Scientists. USA: McGraw-Hill, 1977.
U. S. Navy. Basic Electronics. Hemus, 1976.

Topo | Rev: Dez/2007